RISC-V

La semaine RISC-V se tiendra du 3 au 5 mai 2022 à l’Auditorium du Centre International de Conférences sur le Campus de Jussieu à Paris.

Cette nouvelle édition est co-organisée par le CEA, l’IRT-Nanoelec et RISC-V International : l’opportunité de repenser la conception des dispositifs intégrés spécialisés et des systèmes embarqués dans le numérique.

Pour assurer la pérennité de la numérisation de notre société, l’innovation va dans le sens de la maîtrise des coûts, de la réduction du temps de développement mais surtout de l’économie d’énergie et de la sobriété.

Développer du matériel et des logiciels ouverts, créer des bases communes et des références solides, faciliter les collaborations… ces pistes ouvrent la voie à une innovation frugale.

Au programme, un stand CEA et de nombreuses interventions de nos experts :

• Mardi 3 mai

9h00 – Session d’introduction
14h00 – « Formal Processor Modeling for Analyzing Safety and Security Properties on RISC-V case studies »

• Mercredi 4 mai

11h30 – « VRP/VXP: VaRiable eXtended Precision RISC-V Accelerator for High-Precision »

• Jeudi 5 mai

Une journée RISC-V International

Pour cette année, il y aura également des sessions posters :

• « SCI-FI: Control Signal, Code, and Control Flow Integrity against Fault Injection Attacks”
• “Formal Analysis of Fault Injection Effects on RISC-V Microarchitecture Models”
• “Pipeline Datapath Models from RISC-V based cores“
• “An open CAD flow to optimised key gate insertion in logic locking”

Programme et inscription ici