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Système intégré de mémoire non-volatile embarquée avec accès robustes et optimisés

#Architectures matérielles #Le calcul et les systèmes distribués
Forte de plus de 10 ans de R&D au CEA, la technologie mémoire résistive (RRAM) offre une alternative à la mémoire Flash. Le CEA a conçu et validé un système complet intégrant cette technologie mémoire dans une architecture de processeur (Fig. 1) pour la société Weebit Nano. Des améliorations algorithmiques sur la calibration des accès en lecture et écriture ont permis de démontrer des gains de rendement de 100x et du produit énergie-délai de 15x sur un million de cycles. Ce projet constitue la pierre angulaire des prochaines générations de mémoires que le client commercialise actuellement sous licence chez plusieurs fondeurs.

Weebit Nano est une jeune société israélienne qui adresse le marché des mémoires innovantes. Elle a souhaité que le CEA conçoive un démonstrateur complet pour promouvoir sa technologie brevetée de mémoire non volatile embarquée (eNVM). Ce démonstrateur a permis à Weebit Nano de vendre/licencier sa technologie à des fondeurs américains et asiatiques. A l’origine, Weebit Nano est venu prospecter auprès du CEA du fait de ses expertises en technologie eNVM, en conception de circuits et de systèmes, et en test de circuits sur wafer ou en package.

Ce démonstrateur inclut une macro mémoire non volatile, ainsi que des circuits analogiques fournissant les signaux précis, mais aussi ajustables, nécessaires à l’écriture et la lecture complexes de ce type de mémoire (Fig. 1). Il comprend aussi des circuits de contrôle à base de sous-système RISC-V mais aussi d’un contrôleur dédié développé spécifiquement pour ce projet.


 

Figure 1

 


Le fonctionnement de ce dernier est décrit au travers de l’algorithme d’écriture intelligente (SWA) illustré en Fig. 2. Il instrumente astucieusement différentes techniques d’aide à l’écriture implémentées de sorte à améliorer les caractéristiques intrinsèques de la technologie RRAM fabriquée au CEA.

 

Figure 2

 


Pour ce faire, il a fallu réaliser un système suffisamment flexible pour régler, dans la macro mémoire, un grand nombre de signaux, autant en courant qu’en tension, tout en étant suffisamment observables, afin de caractériser cette technologie RRAM de manière fine. Parmi les différentes techniques de conception qui ont été implémentés, se trouvent des solutions (Fig. 1) :

  • analogiques, telles que le fait de limiter ou de détecter lorsqu’un courant de seuil est atteint au cours de l’écriture,
  • numériques, telles que :

* le fait de lire la valeur binaire d’une cellule mémoire avant écriture et de ne réaliser l’écriture qu’à condition que le bit ne soit pas dans l’état désiré,

* le fait de vérifier l’état de la cellule écrite après écriture et recommencer l’écriture jusqu’à que l’opération d’écriture soit correcte.

* l’ECC, qui détecte ou/et corrige un mot lu en se servant de bits codant la parité de sous-groupes du mot.

Ces travaux, et notamment les optimisations obtenues à partir du SWA, ont mené à des améliorations significatives (Fig. 2 et principale), à température ambiante, de :

  • fonctionnalité : 1 million de cycle de lecture et écriture sans aucune erreur, soit 10x mieux que les travaux précédemment publiés en RRAMs,
  • performances : -83% d’énergie et -55% de temps d’accès lors de la phase d’écriture, par rapport au cas où aucune technique d’aide n’est activée. Cela correspond à une réduction du produit énergie-délais de 8x avec ECC (et 15x sans ECC).
  • rendement : un taux d’erreur par bit (BER) réduit de 100x et une fenêtre de lecture doublée, positionnant la solution bien au-delà de l’état de l’art que ce soit à température ambiante ou à température élevée (85°C).

 

Toutes ces réussites positionnent la technologie RRAM développée en partenariat avec Weebit Nano comme un candidat prometteur pour une adoption industrielle massive.

Projet stimulant ayant permis la collaboration de 7 laboratoires du CEA allant de la technologie à la conception de circuits avec le test de système sur puce, afin de concevoir la 1ère NVM du CEA.

Rebecca Cabean

Bastien Giraud

Ingénieur-chercheur — CEA-List

Nous sommes extrêmement satisfaits du travail de l’équipe... Respect du calendrier pour la mise en production, adaptation aux demandes de modification de Weebit, mise en oeuvre de plusieurs modes de test et conception flexible, une disposition extrêmement claire.

Ilan Sever

Vice President Research & Development — Weebit Nano LTD.

Chiffre clé

15X

Amélioration du produit énergie délais de 15x.

En savoir plus

Cas d’usage, application, transfert

  • Licencié chez le client permettant de porter la solution d’IP RRAM dans leurs fonderies partenaires (SkyWater, OnSemi, DB HiTek…).

Brevets

  • 5 licenciés par Weebit portant sur le procédé d’écriture intelligent (SWA), objet des 2 articles (JSSC et IMW), sur les codes correction d’erreur et un séquencement de signaux pendant la lecture.

Projet et/ou partenariat majeur

  • Ce projet de conception en 130nm a permis de renforcer la confiance de Weebit qui s’est forgée depuis de nombreuses années, conduisant à plusieurs projets sur l’ECC, les analyses en sécurité, des projets de conception système en 22nm et en IA à base de calcul en mémoire (à venir).

Publications majeures

  • « Smart Write Algorithm to Enhance Performances and Reliability of an RRAM Macro », B. Giraud et al., in IEEE Journal of Solid-State Circuits, vol. 59, no. 9. https://doi.org/10.1109/JSSC.2024.3386429
  • « Benefits of design assist techniques on performances and reliability of a RRAM macro », B. Giraud et al., IEEE IMW, 2023.